CRYSTEK為VCXO指定石英晶體

CRYSTEK為一個VCXO指定一個石英晶體，壓控晶體振蕩器的一個流行應用是鎖相環(huán)的形成。為這種應用設計VCXO需要一個“可拉的”石英晶體。

電壓控制晶體振蕩器（VCXO）輸出頻率的變化與輸入控制電壓的應用成正比。VCXO晶振最常見的用途之一是形成鎖相環(huán)（PLL）來同步、平移（上或向下）和/或消除輸入參考頻率的抖動。VCXO的設計需要指定一個可拉晶體。

晶體參數：

VCXO最流行的使用是在PLL應用程序中，如圖1所示。在VCXO中使用的石英晶體的電等效電路如圖2所示。C1、l1和r1被稱為晶體的運動參數，C0為分流電容。C0是真實的——它實際上可以用一個簡單的電容計來測量。另一方面，運動臂的參數是等價的，并不容易測量。晶體被拉出或偏離的頻率將取決于C0/C1的比值。

圖2中的阻抗方程為：

方程1是復的，我們只對虛部感興趣，它被稱為晶體的電抗曲線，如圖3所示。

在圖3中，標記為fs的點是運動電容C1共振并抵消運動電感L1的地方。在fs處校準到期望頻率的晶體稱為串聯晶體。在平行共振區(qū)域工作的晶體稱為平行晶體。這里需要注意的是，一個系列和一個平行晶體之間沒有區(qū)別，只有當它是由制造商校準的時候。

一個VCXO晶振電路將有效地將一個負載電容（CL）與晶體的端子串聯起來。隨著負載電容的變化，將通過改變平行共振區(qū)域的頻率來響應。這是一個很棘手的問題，而且在許多論文中都被錯誤地陳述出來了。電容負載始終有效地與晶體串聯，從不并聯。換句話說，一個所謂的平行晶體并不意味著你將一個電容器與晶體平行放置，而是串聯放置。

負載電容是指需要與平行晶體串聯放置以使頻率在校準容差范圍內的電容。

如上所述，隨著負載電容CL的變化，晶體的頻率發(fā)生變化。事實上，它的變化如下：

方程2給出了從串聯諧振點fs到特定負載電容CL的距離，單位為ppm。方程2的曲線圖稱為晶體的提拉曲線，如圖4所示。從方程2可以看出，C1越大，從fs到特定CL頻率的距離就越大（拉力越大）。因此，對于VCXO具有大的C1值是有利的。等式2還表明，CL和C0需要被指定為盡可能小，以最大化對晶體的拉動。事實證明，C1是C0的函數，并且C1不能在不增加C0的情況下增加。因此，一旦選擇了CL值，您只需要將C0/C1的比率指定為某個最大值，即可完成拉拔規(guī)范要求。

方程2的一個更有用的形式是從一個負載電容到另一個電容的拉方程。該公式為：

VCXO壓控晶體振蕩器設計示例

一個38.88 MHz的VCXO將用于PLL應用程序，以同步到一個必須保持鎖定至少10年的輸入參考頻率。工作溫度環(huán)境將為-10
C到+70
C。已知輸入參考值的總體精度為20 ppm。假設內部VCXO電路被設計為在控制電壓（Vc）為中心時，標稱負載電容為14pF（CLN），在低控制電壓和高控制電壓（CLL，CLH）下分別為8 pF和27pF（CLN）。為VCXO指定所有必要的晶體參數。

解決方案中心頻率：38.88 MHz負載電容：14pF操作模式：（例如，“基本”或“第三泛音”）一個晶體有多種響應（見圖5）。第一個主要的反應被稱為基本的反應。下一個主要的反應是第三個泛音，然后是第五個泛音，以此類推；只有幾率。晶體沒有諧波，只有泛音。圖2可以通過為每個泛音響應添加一個額外的運動臂來進行擴展。泛音臂的運動電容將等于：

其中，N為泛音數，c1為基線的運動電容。

例如，第三泛音運動電容等于基本響應的運動電容的九分之一。正因為如此，很難拉出泛音水晶。因此，可拉出的晶體是基本的。

電阻：由于晶體是一個無源組件，所以它的損耗必須由振蕩器電路來克服。振蕩器電路設計者或芯片制造商有責任規(guī)定晶體的最大損失，以保證在所有條件下都能可靠地啟動。如果您的電路在fs或串聯點操作晶體，那么r1的值就是損失。但是我們在這個例子中指定了一個平行晶體而不是串聯晶體，因為我們已經指定了一個14 pF的負載電容。那么，如果不是r1，那么損失是什么呢？在平行共振區(qū)域，損失是CL和C0的函數，由：

其中，E.S.R代表等效串聯電阻

E.S.R的最佳數量最大為50Ω

校準或公差：這是在+25℃下的晶體的頻率精度。你做這個規(guī)格越緊，石英晶體的成本就越高。因為我們在跟蹤一個輸入參考，并且循環(huán)總是被鎖定的，所以校準號不是關鍵的。最高值為25 ppm就足夠了。

分流電容，C0：在現代晶體中，這個數字總是最大的7 pF?；蛘撸部赡芘cC0/C1的比率有關。

頻率隨溫度的穩(wěn)定性：晶體會隨溫度而變化，超過10℃的成本為30 ppm到+70℃

老化：晶體的頻率會隨時間的變化而變化。一個良好的規(guī)格是第一年的5 ppm，之后每年最多的2 ppm。

運動電容，C1：為了計算運動電容，我們首先需要計算出從晶體中需要多少拉動。要求的最小拉力為：

最小拉力要求的=（輸入參考精度+從晶體獲得的總誤差）

其中，晶體=校準+穩(wěn)定性+老化10年的總誤差

= 25 + 30 + (5+18)

= ±78 ppm

因此，需要最小的拉力

= 20 +78 

= ±98 ppm

使用公式3并設置C0 = 7pF，計算C1的值

應在電路中測量驅動水平，以確保晶體沒有被過度驅動。

這將從CLN =拉-98 ppm最小= 14 pF到CLL = 8 pF。相同的C1值必須將+最小值98ppm從CLN = 14 pF拉到CLH = 27 pF。使用C1 = 11 fF，我們得到了= -104.8 ppm從14 pF到8pF，+從100.1ppm從14 pF到27 pF。因此，C1 = 11 fF最小值和C0 = 7 pF最大值將滿足所需的最小拉力。給你自己一些額外的保證金，并指定C1 = 15 fF的最低限度

水晶切割：（例如ATCut或BTCut）。晶體上的切割指的是晶體空白被切割的角度。切割角主要影響超過溫度性能的穩(wěn)定性。可拉晶體由AT-Cut石英制成。與AT-Cut晶體相比，BT-Cut晶體的頻率和溫度穩(wěn)定性較差。這種額外的頻率誤差需要VCXO有更多的拉力，這使得BT-Cut不能作為一個可拉的晶體。因此，指定AT-Cut

包裝或支架類型：許多水晶包裝都可提供給設計師。一種方法是聯系水晶制造商的規(guī)格，他們可以幫助選擇正確的包裝。對于可拉晶體尤其如此，由于C1值較大，它們需要在較大的封裝中。對于這個例子，我們選擇了一個UM-1軟件包。

驅動水平：驅動水平是指晶體可以在不破裂或過度老化的情況下消耗多少均方根功率。振蕩器電路設計者或芯片制造商應說明晶體在電路中看到的驅動水平。程序包越小，驅動器級別的規(guī)格化就會越低。對于UM-1封裝，500 uW最大驅動水平規(guī)格是足夠的。應在電路中測量驅動水平，以確保晶體沒有被過度驅動。

還有其他的晶體規(guī)格，但以下是必要的規(guī)格需要：

頻率： 38.88 MHz

模式：基本

負載帽： 14 pF

校準： 25 ppm

頻率穩(wěn)定性：30 ppm

分流電容：最大7 pF

運動電容：最小15 fF?；駽0/C1（7 pF/15 fF）= 466 max

老化：第1年5 ppm，之后每年2 ppm

石英切割： AT-Cut

支架類型： UM-1

驅動水平：最大500 uW。

因此，在設計中指定一個右可拉晶體，一個VCXO將保證一個PLL同步、平移（向上或向下）和/或去抖動輸入參考頻率